台湾专利TW201324166A 半導體裝置及其操作方法

专利PDF首页>>台湾专利

专利附录

专利说明

权利要求

类似技术

同族专利

引用文献

法律状态

优先权

专利摘要:
一種半導體裝置包括：一時脈延遲單元，其經組態以將一源時脈延遲一給定延遲量且產生一經延遲源時脈；一驅動信號產生單元，其經組態以基於輸入資料之一值決定第一驅動信號及第二驅動信號的邏輯位準，基於該第一驅動信號及該第二驅動信號之當前邏輯位準選擇該源時脈及該經延遲源時脈中之一者，該等當前邏輯位準係基於該源時脈而偵測，且使用一所選擇時脈作為用於判定該第一驅動信號及該第二驅動信號之下一邏輯位準之一操作的一參考；及一輸出墊驅動單元，其經組態以回應於該第一驅動信號用一第一電壓驅動一資料輸出墊，且回應於該第二驅動信號用一第二電壓驅動該資料輸出墊。
公开号:TW201324166A
申请号:TW101146268
申请日:2012-12-07
公开日:2013-06-16
发明作者:Kwan-Su Shon；Taek-Sang Song
申请人:Sk Hynix Inc；
IPC主号:G11C7-00

专利说明:
半導體裝置及其操作方法
本發明之例示性實施例係關於一種半導體設計技術，且更特定言之，係關於半導體裝置之資料輸出電路。
本申請案主張在2011年12月8日申請之韓國專利申請案第10-2011-0130938號的優先權，該案之全部內容以引用的方式併入本文中。
包括DRAM之半導體裝置可具有用於根據輸出資料驅動輸出墊的資料輸出電路。
圖5為說明習知半導體裝置之資料輸出電路的方塊圖。
參看圖5，習知半導體裝置之資料輸出電路包括：預驅動器50，其經組態以根據輸入資料IN_DATA輸出上拉控制信號S1及下拉控制信號S2；PMOS電晶體PM，其經組態以回應於上拉控制信號S1用電源供應電壓VDD驅動輸出端子DQ；及NMOS電晶體NM，其經組態以回應於下拉控制信號S2用接地電壓VSS驅動輸出端子DQ。
當不存在輸入資料IN_DATA時，預驅動器50以邏輯「高」位準及邏輯「低」位準輸出上拉控制信號S1及下拉控制信號S2，且由此，電晶體PM及NM斷開以停用輸出端子DQ。
當輸入資料IN_DATA處於邏輯「高」位準時，預驅動器50將具有邏輯「低」位準之上拉控制信號S1及下拉控制信號S2施加至電晶體PM及NM，且由此，PMOS電晶體PM接通且輸出端子DQ驅動至電源供應電壓VDD。
當輸入資料IN_DATA處於邏輯「低」位準時，預驅動器50將具有邏輯「高」位準之上拉控制信號S1及下拉控制信號S2施加至電晶體PM及NM，且由此，NMOS電晶體NM接通且輸出端子DQ驅動至接地電壓VSS。
然而，在習知半導體裝置之資料輸出電路中，當輸入資料IN_DATA經連續輸入且輸入資料IN_DATA之位元的數目增加時，用於上拉及下拉之電晶體PM及NM的開關時間可變短。因此，通過電流產生於電源供應電壓VDD與接地電壓VSS之間，且重疊現象出現。資料輸出電路中之重疊現象可引起不必要之電力消耗。
本發明之例示性實施例係針對能夠實質上防止重疊之半導體裝置的輸出電路。
此外，本發明之另一實施例係針對能夠在執行用於實質上防止重疊之操作的程序中實質上防止tAA損失之出現的半導體裝置之輸出電路。
根據本發明之一實施例，一種半導體裝置包括：一時脈延遲單元，其經組態以將一源時脈延遲一給定延遲量且產生一經延遲源時脈；一驅動信號產生單元，其經組態以基於輸入資料之一值決定一第一驅動信號及一第二驅動信號的邏輯位準，基於該第一驅動信號及該第二驅動信號之當前邏輯位準選擇該源時脈及該經延遲源時脈中之一者，該等當前邏輯位準係基於該源時脈而偵測，且使用一所選擇時脈作為用於判定該第一驅動信號及該第二驅動信號之下一邏輯位準之一操作的一參考；及一輸出墊驅動單元，其經組態以回應於該第一驅動信號用一第一電壓驅動一資料輸出墊，且回應於該第二驅動信號用一第二電壓驅動該資料輸出墊。
根據本發明之另一實施例，一種一半導體裝置之操作方法包括：將一源時脈延遲一給定延遲量且產生一經延遲源時脈；基於一源時脈偵測一第一驅動信號及一第二驅動信號之當前邏輯位準；基於該等當前邏輯位準之該偵測之一結果選擇該源時脈及該經延遲源時脈中的一者，且使用一所選擇時脈作為用於判定該第一驅動信號及該第二驅動信號之下一邏輯位準之一操作的一參考；及在該第一驅動信號之一第一邏輯位準週期中用一第一電壓驅動一資料輸出墊，且在該第二驅動信號之一第二邏輯位準週期中用一第二電壓驅動該資料輸出墊。
根據本發明之例示性實施例，對資料輸出墊之上拉及下拉驅動操作可在維持給定時間差的同時執行，藉此實質上防止重疊現象在資料輸出電路中出現。
此外，用於判定第一驅動信號及第二驅動信號之用於定義上拉及下拉驅動操作之邏輯位準的操作可與一時脈同步執行，藉此基於PVT(製程、電壓及溫度)變化實質上防止tAA損失在自資料輸出墊所輸出的資料中出現。
下文將參看隨附圖式更詳細地描述本發明之例示性實施例。然而，本發明可以不同形式體現且不應解釋為限於本文所闡述之實施例。實情為，提供此等實施例，使得本發明將為詳盡且完整的，且將向熟習此項技術者充分傳達本發明之範疇。遍及本發明，相似參考數字遍及本發明之各個圖式及實施例指代相似部分。
圖1為說明能夠實質上防止重疊之半導體裝置之資料輸出電路的方塊圖。
參看圖1，半導體裝置之資料輸出電路包括上拉操作單元100及下拉操作單元120。上拉操作單元100包括上拉信號產生區段102及第一至第四上拉驅動區段104至107。上拉信號產生區段102包括上拉脈衝調整部分1022及第一至第四上拉延遲元件1024至1027。下拉操作單元120包括下拉信號產生區段122及第一至第四下拉驅動區段124至127。下拉信號產生區段122包括下拉脈衝調整部分1222及第一至第四下拉延遲元件1224至1227。
上拉操作單元100經組態以在輸入資料IN_DATA處於邏輯「高」位準時將資料輸出墊DQ驅動至邏輯「高」位準。下拉操作單元120經組態以在輸入資料IN_DATA處於邏輯「低」位準時將資料輸出墊DQ驅動至邏輯「低」位準。
包括於上拉信號延遲區段102中之上拉脈衝調整部分1022經組態以將輸入資料IN_DATA處於邏輯「高」位準之週期的長度減小給定延遲量，以實質上防止重疊現象出現。
詳細言之，上拉脈衝調整部分1022可包括延遲元件DLY、NAND閘ND1及反相器INV1。延遲元件DLY經組態以將輸入資料IN_DATA延遲給定延遲量。NAND閘ND1經組態以對輸入資料IN_DATA及延遲元件DLY之輸出資料執行AND運算，以輸出所得信號PU<0>。
包括於下拉信號延遲區段122中之下拉脈衝調整部分1222經組態以將輸入資料IN_DATA處於邏輯「低」位準之週期的長度減小給定延遲量，以實質上防止重疊現象出現。
詳細言之，下拉脈衝調整部分1222可包括延遲元件DLY、NOR閘NR1及反相器INV2。延遲元件DLY經組態以將輸入資料IN_DATA延遲給定延遲量。NOR閘NR1經組態以對輸入資料IN_DATA及延遲元件DLY之輸出資料執行NOR運算，以輸出所得信號PD<0>。
亦即，上拉脈衝調整部分1022及下拉脈衝調整部分1222經組態以將輸入資料IN_DATA之邏輯「高」週期及邏輯「低」週期減小給定延遲量，藉此實質上防止重疊現象之出現，該重疊現象表示邏輯「高」週期及邏輯「低」週期在輸入資料IN_DATA驅動至資料輸出墊DQ時彼此重疊。
包括於上拉信號產生區段102中之第一至第四上拉延遲元件1024至1027經組態以在輸入資料IN_DATA之邏輯「高」週期驅動至資料輸出墊DQ時最小化對應於PVT(製程、電壓及溫度)變化之時滯變化。
由於第一至第四上拉延遲元件1024至1027分別具有不同的延遲量，因此經由第一至第四上拉延遲元件1024至1027所輸出之信號PU<1：4>具有給定時間差。因此，輸入資料IN_DATA之同一邏輯「高」週期連續地驅動至資料輸出墊DQ，同時維持給定時間差，且由此，驅動至資料輸出墊DQ之輸入資料IN_DATA之邏輯「高」週期的時滯可對應於PVT變化而最小化。
包括於下拉信號產生區段122中之第一至第四下拉延遲元件1224至1227經組態以在輸入資料IN_DATA之邏輯「低」週期驅動至資料輸出墊DQ時最小化對應於PVT變化之時滯變化。
由於第一至第四下拉延遲元件1224至1227分別具有不同的延遲量，因此經由第一至第四下拉延遲元件1224至1227所輸出之信號PD<1：4>具有給定時間差。因此，輸入資料IN_DATA之同一邏輯「低」週期連續地驅動至資料輸出墊DQ，同時維持給定時間差，且由此，驅動至資料輸出墊DQ之輸入資料IN_DATA之邏輯「低」週期的時滯可對應於PVT變化而最小化。
第一至第四上拉驅動區段104至107經組態以在自上拉信號產生區段102所輸出之信號PU<1：4>處於邏輯「高」位準的週期中用電源供應電壓VDD驅動資料輸出墊DQ。為了用電源供應電壓VDD驅動資料輸出墊DQ，由於使用PMOS電晶體可為最有效的，因此自上拉信號產生區段102所輸出之信號PU<1：4>的相位可經反相，且接著資料輸出墊DQ係使用第一至第四PMOS電晶體(未說明)用電源供應電壓VDD驅動。
第一至第四下拉驅動區段124至127經組態以在自下拉信號產生區段122所輸出之信號PD<1：4>處於邏輯「低」位準的週期中用接地電壓VSS驅動資料輸出墊DQ。為了用接地電壓VSS驅動資料輸出墊DQ，由於使用NMOS電晶體可為最有效的，因此自下拉信號產生區段122所輸出之信號PD<1：4>的相位可經反相，且接著資料輸出墊DQ係使用第一至第四NMOS電晶體(未說明)用接地電壓VSS驅動。
圖2為說明圖1中所示之資料輸出電路之操作的時序圖。
參看圖2，能夠實質上防止重疊之半導體裝置之資料輸出電路的理想操作及實際或異常操作彼此比較。
首先，將描述能夠實質上防止重疊之半導體裝置之資料輸出電路的理想操作。產生輸入資料IN_DATA及資料IN_DATA(DLY)，資料IN_DATA(DLY)係藉由將輸入資料IN_DATA延遲給定延遲量tFD而獲得。
接著，信號為上拉脈衝調整部分1022之輸出信號PU<0>，其中該信號對應於輸入資料IN_DATA之邏輯「高」週期重疊經延遲之輸入資料IN_DATA(DLY)的邏輯「高」週期的持續時間而啟動至邏輯「高」位準。
此外，藉由逐步延遲上拉脈衝調整部分1022之輸出信號PU<0>所獲得的信號為第一至第四上拉延遲元件1024至1027之輸出信號PU<1：4>。
以此方式，資料輸出墊DQ在第一至第四上拉延遲元件1024至1027之輸出信號PU<1：4>處於邏輯「高」位準的週期中係用電源供應電壓VDD上拉驅動。
此時，由於第一至第四上拉延遲元件1024至1027之輸出信號PU<1：4>處於邏輯「高」位準同時實質上維持時間差，因此資料輸出墊DQ係用電源供應電壓VDD上拉之週期的時滯得以判定，使得即使在發生諸如電源供應電壓VDD之位準之變化的PVT(製程、電壓及溫度)變化時，資料輸出墊DQ係用電源供應電壓VDD上拉之週期的時滯仍可穩定化。
類似地，信號為下拉脈衝調整部分1222之輸出信號PD<0>，其中該信號對應於輸入資料IN_DATA之邏輯「低」週期重疊經延遲之輸入資料IN_DATA(DLY)的邏輯「低」週期的持續時間而啟動至邏輯「低」位準。
此外，藉由逐步延遲下拉脈衝調整部分1222之輸出信號PD<0>所獲得的信號為第一至第四下拉延遲元件1224至1227之輸出信號PD<1：4>。
以此方式，資料輸出墊DQ在第一至第四下拉延遲元件1224至1227之輸出信號PD<1：4>處於邏輯「低」位準的週期中係用接地電壓VSS驅動。
此時，由於第一至第四下拉延遲元件1224至1227之輸出信號PD<1：4>處於邏輯「低」位準同時實質上維持時間差，因此資料輸出墊DQ係用接地電壓VSS下拉之週期的時滯得以判定，使得即使在發生諸如電源供應電壓VDD之位準之變化的PVT(製程、電壓及溫度)變化時，資料輸出墊DQ係用接地電壓VSS下拉之週期的時滯仍可穩定化。
可理解，經由如上文所述之製程所產生的第一至第四上拉延遲元件1024至1027之輸出信號PU<1：4>的邏輯「高」週期及第一至第四下拉延遲元件1224至1227之輸出信號PD<1：4>的邏輯「低」週期設定為並不彼此重疊。
此係因為在兩個脈衝PU<1：4>及PD<1：4>之啟動週期彼此重疊時出現重疊現象，且由此，通過電流產生於第一至第四上拉驅動區段104至107與第一至第四下拉驅動區段124至127之間。為了實質上防止通過電流之產生，可經由上拉脈衝調整部分1022及下拉脈衝調整部分1222的操作(其將輸入資料IN_DATA延遲給定時間tFD)實質上防止重疊現象的產生。
接下來，將描述能夠實質上防止重疊之半導體裝置之資料輸出電路的實際或異常操作。類似於理想操作，產生輸入資料IN_DATA及資料IN_DATA(DLY)，資料IN_DATA(DLY)係藉由將輸入資料IN_DATA延遲給定延遲量tFD而獲得。
接著，信號為上拉脈衝調整部分1022之輸出信號PU<0>，其中該信號對應於輸入資料IN_DATA之邏輯「高」週期重疊經延遲之輸入資料IN_DATA(DLY)的邏輯「高」週期的持續時間而啟動至邏輯「高」位準。
然而，如圖1中所說明的能夠實質上防止重疊之半導體裝置的資料輸出電路使用NAND閘ND1及反相器INV1來發現輸入資料IN_DATA之邏輯「高」週期重疊經延遲之輸入資料IN_DATA(DLY)的邏輯「高」週期的持續時間，且發現上拉脈衝調整部分1022之輸出信號PU<0>啟動至邏輯「高」位準的週期。
此時，NAND閘ND1及反相器INV1在操作程序中可具有任意延遲量非同步延遲。舉例而言，當在異常操作中之電源供應電壓VDD的位準遠高於或低於在設計中之電源供應電壓VDD的所估計位準時，有可能經由任意延遲量非同步延遲來延遲輸入信號。
因此，如圖2之異常操作中所說明，上拉脈衝調整部分1022之輸出信號PU<0>可延遲大於所估計之延遲量tFD的延遲量tAD。當此現象出現時，經由資料輸出墊DQ所輸出之資料與估計相比進一步延遲且輸出，使得tAA(位址存取延遲時間)損失可出現。
類似地，信號為下拉脈衝調整部分1222之輸出信號PD<0>，其中該信號對應於輸入資料IN_DATA之邏輯「低」週期重疊經延遲之輸入資料IN_DATA(DLY)的邏輯「低」週期的持續時間而啟動至邏輯「低」位準。
然而，如圖1中所說明的能夠實質上防止重疊之半導體裝置的資料輸出電路使用NOR閘NR1及反相器INV2來發現輸入資料IN_DATA之邏輯「低」週期重疊經延遲之輸入資料IN_DATA(DLY)的邏輯「低」週期的持續時間，且發現下拉脈衝調整部分1222之輸出信號PD<0>啟動至邏輯「低」位準的週期。
此時，NOR閘NR1及反相器INV2在操作程序中可具有任意延遲量非同步延遲。舉例而言，當在異常操作中之電源供應電壓VDD的位準高於或低於在設計中之電源供應電壓VDD的所估計位準時，有可能經由任意延遲量非同步延遲來延遲信號輸入。
因此，如圖2之異常操作中所說明，下拉脈衝調整部分1222之輸出信號PD<0>可延遲大於所估計之延遲量tFD的延遲量tAD。當此現象出現時，經由資料輸出墊DQ所輸出之資料與估計相比進一步延遲且輸出，使得tAA損失可出現。
一般而言，tAA表示直至相應資料基於位址輸入連同讀取命令經由資料輸出墊輸出為止的時間。因此，當經由資料輸出墊DQ所輸出之資料延遲超過給定時間點且輸出時，tAA損失可出現。
圖3為說明根據本發明之一實施例的半導體裝置之資料輸出電路的方塊圖。
參看圖3，根據本發明之實施例的能夠實質上防止重疊之半導體裝置包括時脈延遲單元300、驅動信號產生單元320及輸出墊驅動單元340。時脈延遲單元300包括第一內部時脈延遲區段302及第二內部時脈延遲區段304。驅動信號產生單元320包括第一驅動信號輸出區段322及第二驅動信號輸出區段324。第一驅動信號輸出區段322包括第一邏輯偵測部分3222、第一時脈選擇輸出部分3224及第一邏輯決策部分3226。第二驅動信號輸出區段324包括第二邏輯偵測部分3242、第二時脈選擇輸出部分3244及第二邏輯決策部分3246。輸出墊驅動單元340包括第一輸出墊驅動區段342及第二輸出墊驅動區段344。
時脈延遲單元300經組態以將源時脈RCLK及FCLK延遲給定延遲量，且產生經延遲源時脈DRCLK及DFCLK。
源時脈RCLK及FCLK分別包括第一內部時脈RCLK及第二內部時脈FCLK，且大體指示具有對應於第一內部時脈RCLK之第一邊緣所設定的第一邊緣及對應於第二內部時脈FCLK之第二邊緣所設定的第二邊緣的一源時脈(未說明)。
當然，第一內部時脈RCLK及第二內部時脈FCLK可具有彼此獨立之相位。在此狀況中，第一內部時脈RCLK及第二內部時脈FCLK應設定為具有給定大小之至少一相位差。
如上文所述，由於源時脈RCLK及FCLK實際上包括第一內部時脈RCLK及第二內部時脈FCLK，因此時脈延遲單元300包括用於將第一內部時脈RCLK延遲給定延遲量且輸出第一延遲內部時脈DRCLK的第一內部時脈延遲區段302，及用於將第二內部時脈FCLK延遲給定延遲量且輸出第二延遲內部時脈DFCLK的第二內部時脈延遲區段304。
驅動信號產生單元320經組態以基於輸入資料RD0及FD0之值決定第一驅動信號PU<0>及第二驅動信號PD<0>的邏輯位準。此時，驅動信號產生單元320經組態以基於第一驅動信號PU<0>及第二驅動信號PD<0>之邏輯位準選擇源時脈RCLK及FCLK以及經延遲源時脈DRCLK及DFCLK中的一者，該等邏輯位準係基於源時脈RCLK及FCLK而偵測；且使用所選擇時脈作為用於判定第一驅動信號PU<0>及第二驅動信號PD<0>之下一邏輯位準的操作之參考時脈。
亦即，驅動信號產生單元320經組態以在源時脈RCLK及FCLK之第一邊緣的產生時間點之前基於第一驅動信號PU<0>及第二驅動信號PD<0>之邏輯位準選擇源時脈RCLK及FCLK以及經延遲源時脈DRCLK及DFCLK中的一者，且基於輸入資料RD0及FD0在所選擇時脈之第一邊緣及第二邊緣的產生時間點之後判定第一驅動信號PU<0>及第二驅動信號PD<0>的邏輯位準。
此外，因為源時脈RCLK及FCLK包括第一內部時脈RCLK及第二內部時脈FCLK，且經延遲源時脈DRCLK及DFCLK包括第一延遲內部時脈DRCLK及第二延遲內部時脈DFCLK，所以驅動信號產生單元320在第一內部時脈RCLK之第一邊緣的產生時間點之前基於第一驅動信號PU<0>及第二驅動信號PD<0>之邏輯位準選擇第一內部時脈RCLK及第一延遲內部時脈DRCLK中的一者，且接著基於輸入資料RD0及FD0在所選擇時脈之第一邊緣的產生時間點之後判定第一驅動信號PU<0>及第二驅動信號PD<0>之邏輯位準。此外，驅動信號產生單元320在第二內部時脈FCLK之第一邊緣的產生時間點之前基於第一驅動信號PU<0>及第二驅動信號PD<0>之邏輯位準選擇第二內部時脈FCLK及第二延遲內部時脈DFCLK中的一者，且接著根據輸入資料RD0及FD0在所選擇時脈之第一邊緣的產生時間點之後判定第一驅動信號PU<0>及第二驅動信號PD<0>之邏輯位準。
詳細言之，在驅動信號產生單元320之元件當中，第一驅動信號輸出區段322經組態以回應於輸入資料RD0及FD0而決定第一驅動信號PU<0>之邏輯位準。此時，當第一驅動信號PU<0>在源時脈RCLK及FCLK之第一邊緣的產生時間點之前具有第一邏輯位準時，第一驅動信號輸出區段322基於輸入資料RD0及FD0在源時脈RCLK及FCLK之第一邊緣的產生時間點之後判定第一邏輯位準至第二邏輯位準的轉變。此外，當第一驅動信號PU<0>在源時脈RCLK及FCLK之第一邊緣的產生時間點之前具有第二邏輯位準時，第一驅動信號輸出區段322基於輸入資料RD0及FD0在經延遲源時脈DRCLK及DFCLK之第一邊緣的產生時間點之後判定第二邏輯位準至第一邏輯位準的轉變。當第一驅動信號PU<0>在源時脈RCLK及FCLK之第二邊緣的產生時間點之前具有第一邏輯位準時，第一驅動信號輸出區段322基於輸入資料RD0及FD0在源時脈RCLK及FCLK之第二邊緣的產生時間點之後判定第一邏輯位準至第二邏輯位準的轉變。此外，當第一驅動信號PU<0>在源時脈RCLK及FCLK之第二邊緣的產生時間點之前具有第二邏輯位準時，第一驅動信號輸出區段322基於輸入資料RD0及FD0在經延遲源時脈DRCLK及DFCLK之第二邊緣的產生時間點之後判定第二邏輯位準至第一邏輯位準的轉變。
亦即，當第一驅動信號PU<0>在源時脈RCLK及FCLK之第一邊緣的產生時間點之前具有第二邏輯位準時，與第一驅動信號PU<0>具有第一邏輯位準之狀況相比，第一驅動信號輸出區段322在延遲給定時間之時間點判定邏輯位準轉變。
在第一驅動信號輸出區段322之元件當中，第一邏輯偵測部分3222經組態以產生第一邏輯偵測信號RLUD，第一邏輯偵測信號RLUD在第一驅動信號PU<0>在源時脈RCLK及FCLK之第一邊緣或第二邊緣的產生時間點之前具有第一邏輯位準時經啟動，且在第一驅動信號PU<0>在源時脈RCLK及FCLK之第一邊緣或第二邊緣的產生時間點之前具有第二邏輯位準時經撤銷啟動。
在第一驅動信號輸出區段322之元件當中，第一時脈選擇輸出部分3224經組態以接收源時脈RCLK及FCLK以及經延遲源時脈DRCLK及DFCLK、在第一邏輯偵測信號RLUD經啟動時輸出源時脈RCLK及FCLK，且在第一邏輯偵測信號RLUD經撤銷啟動時輸出經延遲源時脈DRCLK及DFCLK。
此外，基於源時脈RCLK及FCLK包括第一內部時脈RCLK及第二內部時脈FCLK且經延遲源時脈DRCLK及DFCLK包括第一延遲內部時脈DRCLK及第二延遲內部時脈DFCLK之事實，第一時脈選擇輸出部分3224包括時脈選擇多工器RMUX1及時脈選擇多工器FMUX1，其中時脈選擇多工器RMUX1經組態以接收第一內部時脈RCLK及第一延遲內部時脈DRCLK、在第一邏輯偵測信號RLUD經啟動時輸出第一內部時脈RCLK，且在第一邏輯偵測信號RLUD經撤銷啟動時輸出第一延遲內部時脈DRCLK，且時脈選擇多工器FMUX1經組態以接收第二內部時脈FCLK及第二延遲內部時脈DFCLK、在第一邏輯偵測信號RLUD經啟動時輸出第二內部時脈FCLK，且在第一邏輯偵測信號RLUD經撤銷啟動時輸出第二延遲內部時脈DFCLK。
在第一驅動信號輸出區段322之元件當中，第一邏輯決策部分3226經組態以基於輸入資料RD0及FD0之值在時脈(RCLK或DRCLK、FCLK或DFCLK)之第一邊緣或第二邊緣之後決定第一驅動信號PU<0>的邏輯位準，該時脈係自第一時脈選擇輸出部分3224輸出。
類似地，在驅動信號產生單元320之元件當中，第二驅動信號輸出區段324經組態以回應於輸入資料RD0及FD0而決定第二驅動信號PD<0>之邏輯位準。此時，當第二驅動信號PD<0>在源時脈RCLK及FCLK之第一邊緣的產生時間點之前具有第一邏輯位準時，第二驅動信號輸出區段324基於輸入資料RD0及FD0在經延遲源時脈DRCLK及DFCLK之第一邊緣的產生時間點之後判定第一邏輯位準至第二邏輯位準的轉變。此外，當第二驅動信號PD<0>在源時脈RCLK及FCLK之第一邊緣的產生時間點之前具有第二邏輯位準時，第二驅動信號輸出區段324基於輸入資料RD0及FD0在源時脈RCLK及FCLK之第一邊緣的產生時間點之後判定第二邏輯位準至第一邏輯位準的轉變。當第二驅動信號PD<0>在源時脈RCLK及FCLK之第二邊緣的產生時間點之前具有第一邏輯位準時，第二驅動信號輸出區段324基於輸入資料RD0及FD0在經延遲源時脈DRCLK及DFCLK之第二邊緣的產生時間點之後判定第一邏輯位準至第二邏輯位準的轉變。此外，當第二驅動信號PD<0>在源時脈RCLK及FCLK之第二邊緣的產生時間點之前具有第二邏輯位準時，第二驅動信號輸出區段324基於輸入資料RD0及FD0在源時脈RCLK及FCLK之第一邊緣的產生時間點之後判定第二邏輯位準至第一邏輯位準的轉變。
亦即，當第二驅動信號PD<0>在源時脈RCLK及FCLK之第一邊緣的產生時間點之前具有第二邏輯位準時，與第二驅動信號PD<0>具有第一邏輯位準之狀況相比，第二驅動信號輸出區段324在延遲給定時間之時間點判定邏輯位準轉變。
在第二驅動信號輸出區段324之元件當中，第二邏輯偵測部分3242經組態以產生第二邏輯偵測信號DLUD，第二邏輯偵測信號DLUD在第二驅動信號PD<0>在源時脈RCLK及FCLK之第一邊緣或第二邊緣的產生時間點之前具有第一邏輯位準時經啟動，且在第二驅動信號PD<0>在源時脈RCLK及FCLK之第一邊緣或第二邊緣的產生時間點之前具有第二邏輯位準時經撤銷啟動。
在第二驅動信號輸出區段324之元件當中，第二時脈選擇輸出部分3244經組態以接收源時脈RCLK及FCLK以及經延遲源時脈DRCLK及DFCLK、在第二邏輯偵測信號DLUD經啟動時輸出經延遲源時脈DRCLK及DFCLK，且在第二邏輯偵測信號DLUD經撤銷啟動時輸出源時脈RCLK及FCLK。
此外，因為源時脈RCLK及FCLK包括第一內部時脈RCLK及第二內部時脈FCLK且經延遲源時脈DRCLK及DFCLK包括第一延遲內部時脈DRCLK及第二延遲內部時脈DFCLK，所以第二時脈選擇輸出部分3244包括時脈選擇多工器RMUX2及時脈選擇多工器FMUX2，其中時脈選擇多工器RMUX2經組態以接收第一內部時脈RCLK及第一延遲內部時脈DRCLK、在第二邏輯偵測信號DLUD經啟動時輸出第一延遲內部時脈DRCLK，且在第二邏輯偵測信號DLUD經撤銷啟動時輸出第一內部時脈RCLK，且時脈選擇多工器FMUX2經組態以接收第二內部時脈FCLK及第二延遲內部時脈DFCLK、在第二邏輯偵測信號DLUD經啟動時輸出第二延遲內部時脈DFCLK，且在第二邏輯偵測信號DLUD經撤銷啟動時輸出第二內部時脈FCLK。
在第二驅動信號輸出區段324之元件當中，第二邏輯決策部分3246經組態以基於輸入資料RD0及FD0之值在時脈(RCLK或DRCLK、FCLK或DFCLK)之第一邊緣或第二邊緣之後決定第二驅動信號PD<0>的邏輯位準，該時脈係自第二時脈選擇輸出部分3244輸出。
如上文所述，可理解，即使當在源時脈RCLK及FCLK之第一邊緣的產生時間點之前的第一驅動信號PU<0>之邏輯位準及第二驅動信號PD<0>之邏輯位準實質上彼此相等時，第一驅動信號輸出區段322及第二驅動信號輸出區段324仍執行相反操作。
因此，第一驅動信號PU<0>之第一邏輯位準至第二邏輯位準的轉變時間點與第二驅動信號PD<0>之第一邏輯位準至第二邏輯位準的轉變時間點相比早給定時間。同時，第二驅動信號PD<0>之第二邏輯位準至第一邏輯位準的轉變時間點與第一驅動信號PU<0>之第二邏輯位準至第一邏輯位準的轉變時間點相比早給定時間。因此，第一驅動信號PU<0>之第一邏輯位準週期重疊第二驅動信號PD<0>之第二邏輯位準週期可能並非可能的，且第一驅動信號PU<0>之第二邏輯位準週期重疊第二驅動信號PD<0>之第一邏輯位準週期可能並非可能的。
在針對驅動信號產生單元320之前述描述中，第一驅動信號PU<0>及第二驅動信號PD<0>之邏輯位準係基於輸入資料RD0及FD0的值而判定。此將詳細描述如下。
輸入資料RD0及FD0包括第一輸入資料RD0及第二輸入資料FD0。
第一輸入資料RD0係待在第一驅動信號PU<0>及第二驅動信號PD<0>之邏輯位準基於源時脈RCLK及FCLK之第一邊緣或經延遲源時脈DRCLK及DFCLK之第一邊緣判定時用作參考的值。
類似地，第一輸入資料RD0係待在第一驅動信號PU<0>及第二驅動信號PD<0>之邏輯位準基於第一內部時脈RCLK之第一邊緣或第一延遲內部時脈DRCLK之第一邊緣判定時用作參考的值。
第二輸入資料FD0係待在第一驅動信號PU<0>及第二驅動信號PD<0>之邏輯位準基於源時脈RCLK及FCLK之第二邊緣或經延遲源時脈DRCLK及DFCLK之第二邊緣判定時用作參考的值。
類似地，第二輸入資料FD0係待在第一驅動信號PU<0>及第二驅動信號PD<0>之邏輯位準基於第二內部時脈FCLK之第一邊緣或第二延遲內部時脈DFCLK之第一邊緣判定時用作參考的值。
在輸入資料RD0及FD0包括如上文所述之第一輸入資料RD0及第二輸入資料FD0的組態中，當第一輸入資料RD0具有第二邏輯位準且第二輸入資料FD0具有第一邏輯位準時，驅動信號產生單元320之第一驅動信號輸出區段322及第二驅動信號輸出區段324操作如下。
第一驅動信號輸出區段322回應於第一輸入資料RD0及第二輸入資料FD0而判定第一驅動信號PU<0>之邏輯位準。此時，當第一驅動信號PU<0>具有第一邏輯位準時，第一驅動信號輸出區段322可基於源時脈RCLK及FCLK之第一邊緣或第一內部時脈RCLK之第一邊緣判定第一驅動信號PU<0>之第一邏輯位準至第二邏輯位準的轉變。當第一驅動信號PU<0>具有第二邏輯位準時，第一驅動信號輸出區段322可基於經延遲源時脈DRCLK及DFCLK之第二邊緣或第二延遲內部時脈DFCLK之第一邊緣判定第一驅動信號PU<0>之第二邏輯位準至第一邏輯位準的轉變。
第二驅動信號輸出區段324回應於第一輸入資料RD0及第二輸入資料FD0而判定第二驅動信號PD<0>之邏輯位準。此時，當第二驅動信號PD<0>具有第一邏輯位準時，第一驅動信號輸出區段322可基於經延遲源時脈DRCLK及DFCLK之第一邊緣或第一延遲內部時脈DRCLK之第一邊緣判定第二驅動信號PD<0>之第一邏輯位準至第二邏輯位準的轉變。當第二驅動信號PD<0>具有第二邏輯位準時，第一驅動信號輸出區段322可基於源時脈RCLK及FCLK之第二邊緣或第二內部時脈FCLK之第一邊緣判定第二驅動信號PD<0>之第二邏輯位準至第一邏輯位準的轉變。
此外，在輸入資料RD0及FD0包括第一輸入資料RD0及第二輸入資料FD0的組態中，當第一輸入資料RD0具有第一邏輯位準且第二輸入資料FD0具有第二邏輯位準時，驅動信號產生單元320之第一驅動信號輸出區段322及第二驅動信號輸出區段324操作如下。
第一驅動信號輸出區段322回應於第一輸入資料RD0及第二輸入資料FD0而判定第一驅動信號PU<0>之邏輯位準。此時，當第一驅動信號PU<0>具有第一邏輯位準時，第一驅動信號輸出區段322可基於源時脈RCLK及FCLK之第二邊緣或第二內部時脈FCLK之第一邊緣判定第一驅動信號PU<0>之第一邏輯位準至第二邏輯位準的轉變。當第一驅動信號PU<0>具有第二邏輯位準時，第一驅動信號輸出區段322可基於經延遲源時脈DRCLK及DFCLK之第一邊緣或第一延遲內部時脈DRCLK之第一邊緣判定第一驅動信號PU<0>之第二邏輯位準至第一邏輯位準的轉變。
第二驅動信號輸出區段324回應於第一輸入資料RD0及第二輸入資料FD0而判定第二驅動信號PD<0>之邏輯位準。此時，當第二驅動信號PD<0>具有第一邏輯位準時，第一驅動信號輸出區段322可基於經延遲源時脈DRCLK及DFCLK之第二邊緣或第二延遲內部時脈DFCLK之第一邊緣判定第二驅動信號PD<0>之第一邏輯位準至第二邏輯位準的轉變。當第二驅動信號PD<0>具有第二邏輯位準時，第一驅動信號輸出區段322可基於源時脈RCLK及FCLK之第一邊緣或第一內部時脈RCLK之第一邊緣判定第二驅動信號PD<0>之第二邏輯位準至第一邏輯位準的轉變。
輸出墊驅動單元340經組態以回應於第一驅動信號PU<0>用第一電壓驅動資料輸出墊DQ，且回應於第二驅動信號PD<0>用第二電壓驅動資料輸出墊DQ。
在輸出墊驅動單元340之元件之間，第一輸出墊驅動區段342經組態以在第一驅動信號PU<0>之第一邏輯位準週期中啟用以用第一電壓驅動資料輸出墊DQ，且在第一驅動信號PU<0>之第二邏輯位準週期中停用以不執行操作。
在輸出墊驅動單元340之元件之間，第二輸出墊驅動區段344經組態以在第二驅動信號PD<0>之第二邏輯位準週期中啟用以用第二電壓驅動資料輸出墊DQ，且在第二驅動信號PD<0>之第一邏輯位準週期中停用以不執行操作。
圖3中所說明之第一輸出墊驅動區段342可為藉由組合第一至第四上拉延遲元件1024至1027與第一至第四上拉驅動區段104至107所獲得之元件，第一至第四上拉延遲元件1024至1027及第一至第四上拉驅動區段104至107說明於圖1中。亦即，第一輸出墊驅動區段342經組態以執行如下操作：用於以若干步驟延遲第一驅動信號PU<0>之第一邏輯位準週期，且用第一電壓驅動資料輸出墊DQ。
類似地，圖3中所說明之第二輸出墊驅動區段344可為藉由組合第一至第四下拉延遲元件1224至1227與第一至第四下拉驅動區段124至127所獲得之元件，第一至第四下拉延遲元件1224至1227及第一至第四下拉驅動區段124至127說明於圖1中。亦即，第二輸出墊驅動區段344經組態以執行如下操作：用於以若干步驟延遲第二驅動信號PD<0>之第二邏輯位準週期，且用第二電壓驅動資料輸出墊DQ。
在針對根據本發明之實施例之資料輸出電路的描述中，第一邏輯位準指示邏輯「低」且第二邏輯位準指示邏輯「高」。因此，第一邊緣指示上升邊緣，且第二邊緣指示下降邊緣。因此，第一電壓指示電源供應電壓VDD，且第二電壓指示接地電壓VSS。因此，第一輸出墊驅動區段342為如圖3中所說明用電源供應電壓VDD上拉驅動資料輸出墊DQ的元件。此外，第二輸出墊驅動區段344為如圖3中所說明用接地電壓VSS下拉驅動資料輸出墊DQ的元件。
同時，在針對根據本發明之實施例之資料輸出電路的描述中，第一邏輯位準可指示邏輯「高」且第二邏輯位準可指示邏輯「低」。因此，第一邊緣指示下降邊緣，且第二邊緣指示上升邊緣。因此，第一電壓指示接地電壓VSS，且第二電壓指示電源供應電壓VDD。因此，第一輸出墊驅動區段342為如圖3中所說明用接地電壓VSS下拉驅動資料輸出墊DQ的元件。此外，第二輸出墊驅動區段344為如圖3中所說明用電源供應電壓VDD上拉驅動資料輸出墊DQ的元件。
圖4為說明圖3中所示之資料輸出電路之操作的時序圖。
參看圖4，可理解，第一輸入資料RD0處於邏輯「高」位準，第二輸入資料FD0處於邏輯「低」位準，且第一內部時脈RCLK及第二內部時脈FCLK在實質上維持給定相位差的同時交替地雙態觸發。此外，可理解，第一延遲內部時脈DRCLK自第一內部時脈RCLK延遲給定延遲量tFD，且第二延遲內部時脈DFCLK自第二內部時脈FCLK延遲給定延遲量tFD。
詳細言之，第一驅動信號PU<0>及第二驅動信號PD<0>在第一內部時脈RCLK之上升邊緣的產生時間點之前在第一週期1ST中處於邏輯「低」位準。
因此，可理解，第一驅動信號PU<0>之邏輯「低」位準至邏輯「高」位準的轉變操作係基於第一內部時脈RCLK之上升邊緣而執行(A)。
類似地，可理解，第二驅動信號PD<0>之邏輯「低」位準至邏輯「高」位準的轉變操作係基於第一延遲內部時脈DRCLK之上升邊緣而執行(B)。
此時，由於第二內部時脈FCLK與第一內部時脈RCLK相比用大於對應於給定延遲量tFD之時間的相位差雙態觸發，因此可理解，在第一驅動信號PU<0>及第二驅動信號PD<0>轉變至邏輯「高」位準之後的時間點為在第二內部時脈FCLK之上升邊緣的產生時間點之前的第二週期2ND。
因此，在第二內部時脈FCLK之上升邊緣的產生時間點之前之週期2ND中，第一驅動信號PU<0>及第二驅動信號PD<0>處於邏輯「高」位準。
因此，可理解，第一驅動信號PU<0>之邏輯「高」位準至邏輯「低」位準的轉變操作係基於第二延遲內部時脈DFCLK之上升邊緣而執行(C)。
類似地，可理解，第二驅動信號PD<0>之邏輯「高」位準至邏輯「低」位準的轉變操作係基於第二內部時脈FCLK之上升邊緣而執行(D)。
此時，由於第一內部時脈RCLK及第二內部時脈FCLK用大於對應於預設定延遲量tFD之時間的相位差雙態觸發，因此可理解，在第一驅動信號PU<0>及第二驅動信號PD<0>轉變至邏輯「低」位準之後的時間點為在第一內部時脈RCLK之上升邊緣的產生時間點之前的第三週期3RD。
因此，可理解，在第一內部時脈RCLK之上升邊緣的產生時間點之前之第三週期3RD中，由於第一驅動信號PU<0>及第二驅動信號PD<0>處於邏輯「低」位準且此狀態實質上等於第一驅動信號PU<0>及第二驅動信號PD<0>在第一內部時脈RCLK之上升邊緣的產生時間點之前之第一週期中的邏輯位準狀態，因此操作可連續地重複，只要輸入資料RD0及FD0的邏輯位準值不改變即可。
簡要言之，第一驅動信號PU<0>之邏輯「高」週期係在第一內部時脈RCLK之上升邊緣與第二延遲內部時脈DFCLK的上升邊緣之間界定，且第一驅動信號PU<0>之邏輯「低」週期係在第二延遲內部時脈DFCLK之上升邊緣與第一內部時脈RCLK的上升邊緣之間界定。
此外，第二驅動信號PD<0>之邏輯「高」週期係在第一延遲內部時脈DRCLK之上升邊緣與第二內部時脈FCLK的上升邊緣之間界定，且第二驅動信號PD<0>之邏輯「低」週期係在第二內部時脈FCLK之上升邊緣與第一延遲內部時脈DRCLK的上升邊緣之間界定。
因此，第一驅動信號PU<0>之邏輯「低」週期與第二驅動信號PD<0>之邏輯「高」週期在任何狀況中彼此分隔對應於給定延遲量tFD的時間。
此係因為資料輸出墊DQ在第一驅動信號PU<0>之邏輯「低」週期中係用電源供應電壓VDD上拉驅動，且資料輸出墊DQ在第二驅動信號PD<0>之邏輯「高」週期中係用接地電壓VSS下拉驅動，資料輸出墊DQ係用電源供應電壓VDD上拉驅動之週期與資料輸出墊DQ係用接地電壓VSS下拉驅動的週期分隔對應於給定延遲量tFD的時間。
亦即，此滿足用於實質上防止通過電流在資料輸出墊DQ係用電源供應電壓VDD上拉驅動時且在資料輸出墊DQ係用接地電壓VSS下拉驅動時產生的條件，使得有可能使資料輸出電路實質上防止重疊之出現。
以此方式，第一驅動信號PU<0>之邏輯「低」週期與第二驅動信號PD<0>之邏輯「高」週期在任何狀況中彼此分隔對應於給定延遲量tFD的時間，且由此，即使當存在諸如電源供應電壓VDD之位準之變化的PVT變化時，藉由逐步延遲第一驅動信號PU<0>及第二驅動信號PD<0>同時實質上維持如圖4中所說明之時間差(PU<0：4>及PD<0：4>)，穩定化資料輸出墊DQ係用電源供應電壓VDD上拉驅動的週期之時滯仍可為可能的。
此外，第一驅動信號PU<0>及第二驅動信號PD<0>之邏輯位準的轉變時間點係基於第一內部時脈RCLK、第二內部時脈FCLK、第一延遲內部時脈DRCLK及第二延遲內部時脈DFCLK而判定，且由此，實質上防止任意延遲量非同步延遲在第一驅動信號PU<0>及第二驅動信號PD<0>之邏輯位準得以判定時增加可為可能的。
亦即，第一驅動信號PU<0>及第二驅動信號PD<0>之邏輯位準的轉變操作為基於時脈之雙態觸發所執行的同步操作。
因此，即使當在實際操作中之電源供應電壓VDD的位準遠高於或低於在設計中之電源供應電壓VDD的所估計位準時，實質上防止第一驅動信號PU<0>及第二驅動信號PD<0>之邏輯位準的轉變時間點任意改變仍可為可能的。亦即，實質上防止tAA損失在自資料輸出墊DQ所輸出之資料中出現可為可能的。
如上文所述，當應用本發明之實施例時，用於用電源供應電壓VDD上拉驅動資料輸出墊DQ之操作及用於用接地電壓VSS下拉驅動資料輸出墊DQ的操作係在實質上維持對應於給定延遲量tFD之時間差的同時執行，藉此實質上防止重疊在資料輸出電路中出現。
此外，用於判定第一驅動信號PU<0>之邏輯位準(其用於定義用於用電源供應電壓VDD上拉驅動資料輸出墊DQ的操作)的操作及用於判定第二驅動信號PD<0>之邏輯位準(其用於定義用於用接地電壓VSS下拉驅動資料輸出墊DQ的操作)的操作係與時脈同步執行，藉此實質上防止tAA損失歸因於PVT(製程、電壓及溫度)變化在自資料輸出墊DQ所輸出的資料中出現。
儘管已關於特定實施例描述了本發明，但熟習此項技術者將顯而易見，在不脫離如以下申請專利範圍中所界定之本發明之精神及範疇的情況下，可進行各種改變及修改。
舉例而言，應注意，在前述實施例中所述之邏輯閘及電晶體的位置及類型可基於輸入信號的極性彼此不同。
1ST‧‧‧第一週期
2ND‧‧‧第二週期
3RD‧‧‧第三週期
4TH‧‧‧第四週期
50‧‧‧預驅動器
100‧‧‧上拉操作單元
102‧‧‧上拉信號產生區段
104‧‧‧第一上拉驅動區段
105‧‧‧第二上拉驅動區段
106‧‧‧第三上拉驅動區段
107‧‧‧第四上拉驅動區段
120‧‧‧下拉操作單元
122‧‧‧下拉信號產生區段
124‧‧‧第一下拉驅動區段
125‧‧‧第二下拉驅動區段
126‧‧‧第三下拉驅動區段
127‧‧‧第四下拉驅動區段
300‧‧‧時脈延遲單元
302‧‧‧第一內部時脈延遲區段
304‧‧‧第二內部時脈延遲區段
320‧‧‧驅動信號產生單元
322‧‧‧第一驅動信號輸出區段
324‧‧‧第二驅動信號輸出區段
340‧‧‧輸出墊驅動單元
342‧‧‧第一輸出墊驅動區段
344‧‧‧第二輸出墊驅動區段
1022‧‧‧上拉脈衝調整部分
1024‧‧‧第一上拉延遲元件
1025‧‧‧第二上拉延遲元件
1026‧‧‧第三上拉延遲元件
1027‧‧‧第四上拉延遲元件
1222‧‧‧下拉脈衝調整部分
1224‧‧‧第一下拉延遲元件
1225‧‧‧第二下拉延遲元件
1226‧‧‧第三下拉延遲元件
1227‧‧‧第四下拉延遲元件
3222‧‧‧第一邏輯偵測部分
3224‧‧‧第一時脈選擇輸出部分
3226‧‧‧第一邏輯決策部分
3242‧‧‧第二邏輯偵測部分
3244‧‧‧第二時脈選擇輸出部分
3246‧‧‧第二邏輯決策部分
DFCLK‧‧‧經延遲源時脈/第二延遲內部時脈
DLUD‧‧‧第二邏輯偵測信號
DLY‧‧‧延遲元件
DQ‧‧‧輸出端子/資料輸出墊
DRCLK‧‧‧經延遲源時脈/第一延遲內部時脈
FCLK‧‧‧源時脈/第二內部時脈
FD0‧‧‧第二輸入資料
FMUX1‧‧‧時脈選擇多工器
FMUX2‧‧‧時脈選擇多工器
IN_DATA‧‧‧輸入資料
IN_DATA(DLY)‧‧‧資料/經延遲之輸入資料
INV1‧‧‧反相器
INV2‧‧‧反相器
ND1‧‧‧NAND閘
NM‧‧‧NMOS電晶體
NR1‧‧‧NOR閘
PD<0>‧‧‧信號/輸出信號/第二驅動信號
PD<1：4>‧‧‧輸出信號/脈衝
PD<1>‧‧‧信號/輸出信號
PD<2>‧‧‧信號/輸出信號
PD<3>‧‧‧信號/輸出信號
PD<4>‧‧‧信號/輸出信號
PM‧‧‧PMOS電晶體
PU<0>‧‧‧信號/輸出信號/第一驅動信號
PU<1：4>‧‧‧輸出信號/脈衝
PU<1>‧‧‧信號/輸出信號
PU<2>‧‧‧信號/輸出信號
PU<3>‧‧‧信號/輸出信號
PU<4>‧‧‧信號/輸出信號
RCLK‧‧‧源時脈/第一內部時脈
RD0‧‧‧第一輸入資料
RLUD‧‧‧第一邏輯偵測信號
RMUX1‧‧‧時脈選擇多工器
RMUX2‧‧‧時脈選擇多工器
S1‧‧‧上拉控制信號
S2‧‧‧下拉控制信號
tAD‧‧‧延遲量
tFD‧‧‧給定延遲量/預設定延遲量
VDD‧‧‧電源供應電壓
VSS‧‧‧接地電壓
圖1為說明能夠實質上防止重疊之半導體裝置之資料輸出電路的方塊圖。
圖2為說明圖1中所示之資料輸出電路之操作的時序圖。
圖3為說明根據本發明之一實施例的半導體裝置之資料輸出電路的方塊圖。
圖4為說明圖3中所示之資料輸出電路之操作的時序圖。
圖5為說明習知半導體裝置之資料輸出電路的方塊圖。
300‧‧‧時脈延遲單元
302‧‧‧第一內部時脈延遲區段
304‧‧‧第二內部時脈延遲區段
320‧‧‧驅動信號產生單元
322‧‧‧第一驅動信號輸出區段
324‧‧‧第二驅動信號輸出區段
340‧‧‧輸出墊驅動單元
342‧‧‧第一輸出墊驅動區段
344‧‧‧第二輸出墊驅動區段
3222‧‧‧第一邏輯偵測部分
3224‧‧‧第一時脈選擇輸出部分
3226‧‧‧第一邏輯決策部分
3242‧‧‧第二邏輯偵測部分
3244‧‧‧第二時脈選擇輸出部分
3246‧‧‧第二邏輯決策部分
DFCLK‧‧‧經延遲源時脈/第二延遲內部時脈
DLUD‧‧‧第二邏輯偵測信號
DQ‧‧‧輸出端子/資料輸出墊
DRCLK‧‧‧經延遲源時脈/第一延遲內部時脈
FCLK‧‧‧源時脈/第二內部時脈
FD0‧‧‧第二輸入資料
PD<0>‧‧‧信號/輸出信號/第二驅動信號
PU<0>‧‧‧信號/輸出信號/第一驅動信號
RCLK‧‧‧源時脈/第一內部時脈
RD0‧‧‧第一輸入資料
RLUD‧‧‧第一邏輯偵測信號
VDD‧‧‧電源供應電壓

权利要求:
Claims (20)
[1] 一種半導體裝置，其包含：一時脈延遲單元，其經組態以將一源時脈延遲一給定延遲量且產生一經延遲源時脈；一驅動信號產生單元，其經組態以：基於輸入資料之一值決定一第一驅動信號及一第二驅動信號的邏輯位準；基於該第一驅動信號及該第二驅動信號之當前邏輯位準選擇該源時脈及該經延遲源時脈中之一者，該等當前邏輯位準係基於該源時脈而偵測；且使用一所選擇時脈作為用於判定該第一驅動信號及該第二驅動信號之下一邏輯位準之一操作的一參考；及一輸出墊驅動單元，其經組態以回應於該第一驅動信號用一第一電壓驅動一資料輸出墊，且回應於該第二驅動信號用一第二電壓驅動該資料輸出墊。
[2] 如請求項1之半導體裝置，其中該驅動信號產生單元包含：一第一驅動信號輸出區段，其經組態以：回應於該輸入資料而決定該第一驅動信號之該邏輯位準；在該第一驅動信號處於一第一邏輯位準時基於該源時脈而判定轉變至一第二邏輯位準；且在該第一驅動信號處於該第二邏輯位準時基於該經延遲源時脈而判定轉變至該第一邏輯位準；及一第二驅動信號輸出區段，其經組態以：回應於該輸入資料而決定該第二驅動信號之該邏輯位準；在該第二驅動信號處於該第一邏輯位準時基於該經延遲源時脈而判定轉變至該第二邏輯位準；且在該第二驅動信號處於該第二邏輯位準時基於該源時脈而判定轉變至該第一邏輯位準。
[3] 如請求項2之半導體裝置，其中該第一驅動信號輸出區段包含：一第一邏輯偵測部分，其經組態以產生一第一邏輯偵測信號，該第一邏輯偵測信號在該第一驅動信號處於該第一邏輯位準時經啟動，且在該第一驅動信號處於該第二邏輯位準時經撤銷啟動；一第一時脈選擇輸出部分，其經組態以在該第一邏輯偵測信號經啟動時輸出該源時脈，且在該第一邏輯偵測信號經撤銷啟動時輸出該經延遲源時脈；及一第一邏輯決策部分，其經組態以回應於該輸入資料而決定該第一驅動信號之該邏輯位準，且基於該第一時脈選擇輸出部分之一輸出時脈改變該第一驅動信號的該邏輯位準。
[4] 如請求項3之半導體裝置，其中該第二驅動信號輸出區段包含：一第二邏輯偵測部分，其經組態以產生一第二邏輯偵測信號，該第二邏輯偵測信號在該第二驅動信號處於該第一邏輯位準時經啟動，且在該第二驅動信號處於該第二邏輯位準時經撤銷啟動；一第二時脈選擇輸出部分，其經組態以在該第二邏輯偵測信號經撤銷啟動時輸出該源時脈，且在該第二邏輯偵測信號經啟動時輸出該經延遲源時脈；及一第二邏輯決策部分，其經組態以回應於該輸入資料而決定該第二驅動信號之該邏輯位準，且基於該第二時脈選擇輸出部分之一輸出時脈改變該第二驅動信號的該邏輯位準。
[5] 如請求項1之半導體裝置，其中該源時脈包括：具有對應於該源時脈之一第一邊緣所界定之一第一邊緣的一第一內部時脈；及具有對應於該源時脈之一第二邊緣所界定之一第一邊緣的一第二內部時脈。
[6] 如請求項5之半導體裝置，其中該時脈延遲單元包含：一第一內部時脈延遲區段，其經組態以將該第一內部時脈延遲該給定延遲量且輸出一第一延遲內部時脈；及一第二內部時脈延遲區段，其經組態以將該第二內部時脈延遲該給定延遲量且輸出一第二延遲內部時脈。
[7] 如請求項6之半導體裝置，其中該輸入資料包括：用於基於該第一內部時脈及該第一延遲內部時脈而判定該第一驅動信號及該第二驅動信號之該等邏輯位準的第一輸入資料；及用於基於該第二內部時脈及該第二延遲內部時脈而判定該第一驅動信號及該第二驅動信號之該等邏輯位準的第二輸入資料。
[8] 如請求項7之半導體裝置，其中該驅動信號產生單元包含：一第一驅動信號輸出區段，其經組態以在該第一輸入資料處於一第二邏輯位準且該第二輸入資料處於一第一邏輯位準的一狀況中：回應於該第一輸入資料及該第二輸入資料而決定該第一驅動信號之該邏輯位準；在該第一驅動信號處於該第一邏輯位準時基於該第一內部時脈而判定轉變至該第二邏輯位準；且在該第一驅動信號處於該第二邏輯位準時基於該第二延遲內部時脈而判定轉變至該第一邏輯位準；及一第二驅動信號輸出區段，其經組態以在該第一輸入資料處於該第二邏輯位準且該第二輸入資料處於該第一邏輯位準的一狀況中：回應於該第一輸入資料及該第二輸入資料而決定該第二驅動信號之該邏輯位準；在該第二驅動信號處於該第一邏輯位準時基於該第一內部時脈而判定轉變至該第二邏輯位準；且在該第二驅動信號處於該第二邏輯位準時基於該第二內部時脈而判定轉變至該第一邏輯位準。
[9] 如請求項7之半導體裝置，其中該驅動信號產生單元包含：一第一驅動信號輸出區段，其經組態以在該第一輸入資料處於該第一邏輯位準且該第二輸入資料處於該第二邏輯位準的一狀況中：回應於該第一輸入資料及該第二輸入資料而決定該第一驅動信號之該邏輯位準；在該第一驅動信號處於該第二邏輯位準時基於該第一延遲內部時脈而判定轉變至該第一邏輯位準；且在該第一驅動信號處於該第一邏輯位準時基於該第二內部時脈而判定轉變至該第二邏輯位準；及一第二驅動信號輸出區段，其經組態以在該第一輸入資料處於該第一邏輯位準且該第二輸入資料處於該第二邏輯位準的一狀況中：回應於該第一輸入資料及該第二輸入資料而決定該第二驅動信號之該邏輯位準；在該第二驅動信號處於該第二邏輯位準時基於該第一內部時脈而判定轉變至該第二邏輯位準；且在該第二驅動信號處於該第一邏輯位準時基於該第二內部時脈而判定轉變至該第一邏輯位準。
[10] 如請求項4之半導體裝置，其中該輸出墊驅動單元包含：一第一輸出墊驅動區段，其經組態以在該第一驅動信號之一第一邏輯位準週期中經啟用以用該第一電壓驅動該資料輸出墊，且在該第一驅動信號之一第二邏輯位準週期中經停用；及一第二輸出墊驅動區段，其經組態以在該第二驅動信號之一第二邏輯位準週期中經啟用以用該第二電壓驅動該資料輸出墊，且在該第二驅動信號之一第一邏輯位準週期中經停用。
[11] 如請求項9之半導體裝置，其中該輸出墊驅動單元包含：一第一輸出墊驅動區段，其經組態以在該第一驅動信號之一第一邏輯位準週期中經啟用以用該第一電壓驅動該資料輸出墊，且在該第一驅動信號之一第二邏輯位準週期中經停用；及一第二輸出墊驅動區段，其經組態以在該第二驅動信號之一第二邏輯位準週期中經啟用以用該第二電壓驅動該資料輸出墊，且在該第二驅動信號之一第一邏輯位準週期中經停用。
[12] 一種一半導體裝置之操作方法，其包含：將一源時脈延遲一給定延遲量且產生一經延遲源時脈；基於一源時脈偵測一第一驅動信號及一第二驅動信號之當前邏輯位準；基於該等當前邏輯位準之該偵測之一結果選擇該源時脈及該經延遲源時脈中的一者，且使用一所選擇時脈作為用於判定該第一驅動信號及該第二驅動信號之下一邏輯位準之一操作的一參考；及在該第一驅動信號之一第一邏輯位準週期中用一第一電壓驅動一資料輸出墊，且在該第二驅動信號之一第二邏輯位準週期中用一第二電壓驅動該資料輸出墊。
[13] 如請求項12之操作方法，其中使用該所選擇時脈包含：在該第一驅動信號經偵測處於一第一邏輯位準時基於輸入資料而允許至一第二邏輯位準之一轉變時間點對應於該源時脈；在該第一驅動信號經偵測處於該第二邏輯位準時基於該輸入資料而允許至該第一邏輯位準之一轉變時間點對應於該經延遲源時脈；在該第二驅動信號經偵測處於該第一邏輯位準時基於該輸入資料而允許至該第二邏輯位準之一轉變時間點對應於該經延遲源時脈；及在該第二驅動信號經偵測處於該第二邏輯位準時基於該輸入資料而允許至該第一邏輯位準之一轉變時間點對應於該源時脈。
[14] 如請求項12之操作方法，其中該源時脈包括具有對應於該源時脈之一第一邊緣所界定之一第一邊緣的一第一內部時脈，及具有對應於該源時脈之一第二邊緣所界定之一第一邊緣的一第二內部時脈。
[15] 如請求項14之操作方法，其中該經延遲源時脈之該產生包含：將該第一內部時脈延遲該給定延遲量且輸出一第一延遲內部時脈；及將該第二內部時脈延遲該給定延遲量且輸出一第二延遲內部時脈。
[16] 如請求項15之操作方法，其中該輸入資料包括：用於基於該第一內部時脈及該第一延遲內部時脈而判定該第一驅動信號及該第二驅動信號之該等邏輯位準的第一輸入資料；及用於基於該第二內部時脈及該第二延遲內部時脈而判定該第一驅動信號及該第二驅動信號之該等邏輯位準的第二輸入資料。
[17] 如請求項16之操作方法，其中在該第一輸入資料處於一第二邏輯位準且該第二輸入資料處於一第一邏輯位準時的使用該所選擇時脈包含：在該第一驅動信號經偵測處於一第一邏輯位準時基於該輸入資料而允許至一第二邏輯位準之一轉變時間點對應於該第一內部時脈；在該第一驅動信號經偵測處於該第二邏輯位準時基於該輸入資料而允許至該第一邏輯位準之一轉變時間點對應於該第二延遲內部時脈；在該第二驅動信號經偵測處於該第一邏輯位準時基於該輸入資料而允許至該第二邏輯位準之一轉變時間點對應於該第一延遲內部時脈；及在該第二驅動信號經偵測處於該第二邏輯位準時基於該輸入資料而允許至該第一邏輯位準之一轉變時間點對應於該第二內部時脈。
[18] 如請求項17之操作方法，其中在該第一輸入資料處於該第一邏輯位準且該第二輸入資料處於該第二邏輯位準時的使用該所選擇時脈包含：在該第一驅動信號經偵測處於該第一邏輯位準時基於該輸入資料而允許至該第二邏輯位準之一轉變時間點對應於該第二內部時脈；在該第一驅動信號經偵測處於該第二邏輯位準時基於該輸入資料而允許至該第一邏輯位準之一轉變時間點對應於該第一延遲內部時脈；在該第二驅動信號經偵測處於該第一邏輯位準時基於該輸入資料而允許至該第二邏輯位準之一轉變時間點對應於該第二延遲內部時脈；及在該第二驅動信號經偵測處於該第二邏輯位準時基於該輸入資料而允許至該第一邏輯位準之一轉變時間點對應於該第一內部時脈。
[19] 如請求項13之操作方法，其中驅動該資料輸出墊包含：在該第一驅動信號之該第一邏輯位準週期中用該第一電壓驅動該資料輸出墊，且在該第二邏輯位準週期中不執行操作；及在該第二驅動信號之該第二邏輯位準週期中用該第二電壓驅動該資料輸出墊，且在該第一邏輯位準週期中不執行操作。
[20] 如請求項18之操作方法，其中驅動該資料輸出墊包含：在該第一驅動信號之該第一邏輯位準週期中用該第一電壓驅動該資料輸出墊，且在該第二邏輯位準週期中不執行操作；及在該第二驅動信號之該第二邏輯位準週期中用該第二電壓驅動該資料輸出墊，且在該第一邏輯位準週期中不執行操作。

类似技术:

公开号 | 公开日 | 专利标题

KR100817962B1|2008-03-31|위상 혼합 회로, 지연 고정 루프 회로, ｄｒａｍ 장치,위상 신호 발생 방법

JP4480471B2|2010-06-16|レジスタ制御遅延固定ループ

JP4987458B2|2012-07-25|半導体記憶装置のデータ出力回路及び方法

KR100956781B1|2010-05-12|데이터 출력회로

JP4937929B2|2012-05-23|駆動回路およびそれを備えた表示装置ならびに表示装置の駆動方法

JP2007243735A|2007-09-20|Ｄｌｌ回路及びそれを備えた半導体装置

US8963606B2|2015-02-24|Clock control device

US7884647B2|2011-02-08|Output driver

TWI619347B|2018-03-21|半導體裝置及其操作方法

US7528630B2|2009-05-05|High speed flip-flop

US8786340B1|2014-07-22|Apparatuses, methods, and circuits including a delay circuit having a delay that is adjustable during operation

KR100678458B1|2007-02-02|레벨 쉬프트 회로 및 이의 동작 방법

US8531211B2|2013-09-10|Semiconductor device

KR100892644B1|2009-04-09|위상 믹서 회로 및 이를 포함하는 듀티 싸이클 보정 회로

KR100705205B1|2007-04-09|외부 클록 신호의 펄스 폭의 변화에 무관하게 안정된 내부클록 신호를 발생하는 내부 클록 발생기 및 그 내부 클록발생 방법

JPH117768A|1999-01-12|半導体装置及び信号入力状態検出回路

KR20090048053A|2009-05-13|반도체 소자와 그의 구동 방법

KR100933799B1|2009-12-24|듀티 사이클 보정 회로와 그의 구동 방법

JP2012044280A|2012-03-01|遅延回路

US8067969B2|2011-11-29|Integrated circuit

US8125841B2|2012-02-28|Apparatus for generating output data strobe signal

KR19980079412A|1998-11-25|반도체 장치 및 신호 입력 상태 검출 회로

JP2007312023A|2007-11-29|Ｄｌｌ回路

同族专利:

公开号 | 公开日

KR20130064357A|2013-06-18|

TWI619347B|2018-03-21|

KR101848758B1|2018-04-16|

CN103165175A|2013-06-19|

CN103165175B|2017-06-27|

US20130147517A1|2013-06-13|

JP6104586B2|2017-03-29|

JP2013120620A|2013-06-17|

US9071241B2|2015-06-30|

引用文献:

公开号 | 申请日 | 公开日 | 申请人 | 专利标题

TWI570720B|2013-09-27|2017-02-11|Ａｒｍ股份有限公司|具有信號輔助電路之積體電路及操作該電路之方法|TW370720B|1997-05-16|1999-09-21|Transpacific Ip Ltd|Large driving force CMOS output buffer having high speed and low speed operation controls|

KR20010036452A|1999-10-08|2001-05-07|김영환|출력버퍼회로|

US6323687B1|2000-11-03|2001-11-27|Fujitsu Limited|Output drivers for integrated-circuit chips with VCCQ supply compensation|

US6707331B1|2002-07-19|2004-03-16|Xilinx, Inc.|High speed one-shot circuit with optional correction for process shift|

JP2004104642A|2002-09-12|2004-04-02|Rohm Co Ltd|トランジスタ出力回路、トランジスタ出力回路を含む半導体装置及び、そのトランジスタ出力回路を備えたスイッチング電源装置|

KR100631941B1|2003-12-15|2006-10-04|주식회사 하이닉스반도체|반도체 장치용 출력 드라이버|

KR100668515B1|2005-09-28|2007-01-12|주식회사 하이닉스반도체|슬루-레이트가 제어된 오픈-루프 출력 드라이버|

JP5025172B2|2005-09-28|2012-09-12|エスケーハイニックス株式会社|スルー−レートが制御されたオープン−ループ出力ドライバー|

KR100668499B1|2006-02-09|2007-01-12|주식회사 하이닉스반도체|반도체 메모리 장치의 데이터 출력 회로 및 방법|

KR100897254B1|2007-04-12|2009-05-14|주식회사 하이닉스반도체|듀티 사이클 보정 회로 및 방법|

US7449913B1|2007-06-20|2008-11-11|Smartech Worldwide Limited|Pre-driver having slew-rate and crowbar-current controls for a CMOS output buffer|

TW200943023A|2008-04-09|2009-10-16|Elite Semiconductor Esmt|Gate driver for switching power MOSFET|

US8143939B2|2010-01-22|2012-03-27|Himax Analogic, Inc.|Charge pump driving circuit and charge pump system|

KR101053542B1|2010-04-12|2011-08-03|주식회사 하이닉스반도체|데이터 스트로브 신호 출력 드라이버|

US8471602B2|2010-04-30|2013-06-25|SK Hynix Inc.|Output driver and semiconductor apparatus having the same|

KR20120111281A|2011-03-31|2012-10-10|에스케이하이닉스 주식회사|반도체 장치의 데이터 출력 회로|

KR20130072874A|2011-12-22|2013-07-02|에스케이하이닉스 주식회사|신호 출력 회로 및 이를 포함하는 반도체 장치|KR102105139B1|2013-07-11|2020-04-28|에스케이하이닉스 주식회사|클럭 지연 검출회로 및 이를 이용하는 반도체 장치|

法律状态:

优先权:

申请号 | 申请日 | 专利标题

KR1020110130938A|KR101848758B1|2011-12-08|2011-12-08|반도체 장치 및 반도체 장치의 동작방법|

??10-2011-0130938||2011-12-08||

[返回顶部]